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搜索资源列表

  1. MXIC-SPIFlash-Model

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  2. Verilog based simluation model for MXIC SPI Flash.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:77518
    • 提供者:ronsullivan
  1. Samsung 8G x 8 Bit NAND Flash Memory SPEC & Simulatiom model

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  2. Samsung 8G x 8 Bit NAND Flash Memory SPEC and verilog Simulatiom model
  3. 所属分类:程序开发库

    • 发布日期:2012-02-21
    • 文件大小:1328527
    • 提供者:asd12321
  1. Micron_SDRAM_DDR2Simulation_mo

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  2. DDR2 SDRAM仿真模型,适合于ModelSim下工作,请先阅读readme,DDR2 SDRAM Simulation Model which is suitable for modelsim. Please read readme file firstly.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:20362
    • 提供者:rar
  1. eeprom_i2c.tar.gz

    0下载:
  2. I2C EEPROM verilog simulation model,I2C EEPROM verilog simulation model
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:635208
    • 提供者:Ravi
  1. pll.rar

    1下载:
  2. 模拟锁相环(apll)的一些simulink模型,Analog phase-locked loop (apll) some simulink model
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:733757
    • 提供者:prescaler
  1. Altera_DDR_controller_core

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  2. Altera DDR SDRAM控制器完整Verilog代码包,包括Verilog源代码,Doc说明文档,仿真DDR芯片模型,仿真testbench等-Altera DDR SDRAM Controller. Verilog source codes, descr iption documents, DDR verilog model and simulation testbench are all included.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-26
    • 文件大小:752640
    • 提供者:沈志
  1. Omnivision SCCB interface verilog model

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  2. Omnivision SCCB interface verilog model
  3. 所属分类:VHDL编程

    • 发布日期:2012-11-12
    • 文件大小:1183
    • 提供者:Chris
  1. ddc

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  2. DDC仿真模型,利用systemgenerator实现数字下变频-DDC simulation model, the use of digital down-conversion systemgenerator
  3. 所属分类:matlab

    • 发布日期:2017-03-27
    • 文件大小:16401
    • 提供者:曾重阳
  1. PWM256

    0下载:
  2. Verilog 所寫的可程式 PWM 信號產生器. 特點是設定參數時不會產生Glitch現象. 包含二個 .do 檔給 model*sim 幫助編譯及模擬.-A PWM generator writing in Verilog. This module will generate glitch while changing the setting. Including 2 .do files which can help compiling and simulating in the model
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:1984
    • 提供者:Andy
  1. UART_spec

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  2. a UART model with FIFO buffer, design with verilog
  3. 所属分类:Communication

    • 发布日期:2017-03-28
    • 文件大小:144964
    • 提供者:quang
  1. SD_Host_Model_513_02

    1下载:
  2. 可做SD的simulation model-SD can do the simulation model
  3. 所属分类:VHDL编程

    • 发布日期:2013-10-06
    • 文件大小:3829135
    • 提供者:Arthur
  1. sdram

    0下载:
  2. artera 的一个SDRAM 模型(verilog)-artera an SDRAM model [verilog]
  3. 所属分类:ARM-PowerPC-ColdFire-MIPS

    • 发布日期:2017-04-09
    • 文件大小:4373
    • 提供者:xiaoheng
  1. l52a_nand_model

    0下载:
  2. 美光64GB nand flash 模型 verilog-micron 64GB nand flash verilog module
  3. 所属分类:Multimedia program

    • 发布日期:2017-03-24
    • 文件大小:64182
    • 提供者:cancan
  1. MX29LV160DTB

    0下载:
  2. 29LV160或8/16位16Mbit的FLASH防真模型,Verilog语言编写-29LV160 or 8/16 anti-FLASH 16Mbit the true model, Verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:13492
    • 提供者:王首浩
  1. sdr-sdram-(verilog)

    1下载:
  2. Altera的SDR SDRAM模型,verilog实现,带说明书文件以及仿真文件、SDRAM原型文件。-Altera' s SDR SDRAM model, verilog implementation, with manual files and simulation files, SDRAM prototype file.
  3. 所属分类:VHDL编程

    • 发布日期:2016-11-15
    • 文件大小:777404
    • 提供者:左左
  1. Verilog-Round-Robin-Arbiter-Model.tar

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  2. Verilog Round Robin Arbiter Model
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:1253
    • 提供者:pippo
  1. verilog-encoder

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  2. JPEG的編碼器 使用VERILOG以硬體實現 也使用MODEL模擬驗證-JPEG encoder using the VERILOG hardware implementation is also used to simulate authentication MODEL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:24888
    • 提供者:林曉彬
  1. 24xx04 Verilog Model

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  2. verilog model for 24xx04
  3. 所属分类:其他

    • 发布日期:2017-12-30
    • 文件大小:7168
    • 提供者:jwiggams
  1. VERILOG HDL快速入门 (中文)

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  2. 《Verilog HDL入门(第3版)》从语言特点和建模应用两个方面出发,对Verilog语言的基本概念进行了全面深入的讲解,为每一种语言结构提供了大量的例子,并且举例说明了如何使用多种语言结构来构造硬件模型。(Verilog HDL Introduction (Third Edition) "starting from the two aspects of language features and modeling application, the basic concept of
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-30
    • 文件大小:371712
    • 提供者:假假假
  1. axi slave model

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  2. axi slave model,verilog源码
  3. 所属分类:驱动编程

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